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技術(shù)專題
基于SoC的PCB設(shè)計
PCB設(shè)計要盡早的評估SoC的能力，將確保制造，組裝和測試將以很少的問題和高成品率進行。在開發(fā)基于SoC的PCB設(shè)計時，SoC的附加功能將提供豐富的功能優(yōu)勢。但是，與此同時，這些功能可能給PCB制造過程帶來其他挑戰(zhàn)。因此，制定用于設(shè)計，開發(fā)，測試和生產(chǎn)最終PCB的有效計劃是良好的商業(yè)慣例。PCB設(shè)計過程中的幾個步驟包括可以增強功能的區(qū)域，這些功能可以提高PCB制造的簡易性和生產(chǎn)PCB的成品率。從SoC本身到設(shè)計過程再到最終板測試的過程中的許多元素，都應(yīng)進行審查，以尋求可能影響PCB最終可制造性的改進。
大小很重要
SoC器件具有一定的固有復(fù)雜性。整個系統(tǒng)打包成一個縮略圖大小的單個硅封裝。小型物理結(jié)構(gòu)中有許多接口，時鐘，信號，協(xié)議和電源連接。系統(tǒng)尺寸的減小不能保證減少PCB實施問題。在某些情況下，這種物理上的減少會增加設(shè)計底層PCB時將遇到的挑戰(zhàn)數(shù)量。
為了在同一個小型封裝中容納如此多的功能組合，芯片的設(shè)計人員通常使用一種巧妙的方法將多個功能組合分配給同一引腳。例如，在德州儀器（TI）Sitara AM3358處理器上，可以為同一引腳分配UART，I 2 C，通用I / O（GPIO），精簡千兆媒體獨立接口（RGMII）以太網(wǎng)或電機驅(qū)動脈沖寬度調(diào)制（PWM）功能，僅代表少數(shù)可用接口。
在同一個物理結(jié)構(gòu)（I / O單元）上使用多個接口的時間分配是開發(fā)低成本系統(tǒng)解決方案的好方法。在許多方面，這可以幫助降低整體系統(tǒng)成本并利用不斷縮小的硅工藝。但是，像這樣使用I / O引腳多路復(fù)用可能會在PCB層提出一些挑戰(zhàn)。
使用具有復(fù)雜I / O引腳多路復(fù)用方案的SoC來實現(xiàn)系統(tǒng)提出了一個挑戰(zhàn)，因為對于所有可能的I / O引腳定義組合而言，相同的PCB布局并不是很好的。圖1顯示了來自同一SoC的兩個不同I / O選擇的PCB布局。在電路設(shè)計A中，一組引腳配置用于UART，SD / MMC卡，GPIO和電機控制。在電路設(shè)計B中，使用RGMII類型的接口為以太網(wǎng)總線配置了相同的引腳組。
請注意，在原理圖級別上，在兩種設(shè)計之間進行更改似乎沒有太多困難，因為它只是用適當(dāng)?shù)倪x擇（例如RS-232收發(fā)器與以太網(wǎng)物理層或PHY）替換了終端設(shè)備/電路 。但是，在審查PCB布局實現(xiàn)時，對不同接口的要求發(fā)生了巨大變化，這表明必須對PCB布局和隨后的布線進行哪些重大更改才能開發(fā)出堅固的PCB。UART，SD / MMC卡，GPIO和電機控制將被布線到可放置在PCB上空間不同位置的多個設(shè)備。相比之下，以太網(wǎng)總線將被布線到單個設(shè)備，即以太網(wǎng)PHY，該設(shè)備可能會放置在與SoC相當(dāng)近的位置。
取決于接口連接的相同SoC引腳的布線差異表明，為什么沒有一種單一的全球正確方法來布局適用于所有設(shè)計的基于SoC的PCB。相反，每個設(shè)計都需要注意這些細節(jié)，以很大程度地降低可制造性問題的風(fēng)險。SoC制造商的參考設(shè)計可以幫助展示常見電路設(shè)計的實用實現(xiàn)。
圖1
1. SoC連接來自同一組引腳的不同功能信號集的能力可能會在PCB布局上產(chǎn)生很大差異。這些布局顯示了同一SoC的兩種不同實現(xiàn)之間布線差異的示例。在第一個示例中，引腳用于UART，SD / MMC卡，GPIO和電機控制。在第二個示例中，相同的引腳用于RGMII以太網(wǎng)PHY連接。
提前計劃
到第一批PCB到達時，可以檢查許多設(shè)計問題。快速設(shè)計PCB的過程與設(shè)計初期可以驗證哪些項目有很大關(guān)系。過程中的步驟可以幫助將高風(fēng)險項目移到過程中的較早位置，從而使您有更多時間從設(shè)計或?qū)崿F(xiàn)中可能的錯誤中恢復(fù)。但是，必須仔細考慮一些PCB設(shè)計過程，以滿足每個步驟的先決條件（圖2）。
圖2
2.此圖顯示了標(biāo)準(zhǔn)PCB開發(fā)流程中流程類型的簡化圖形示例。過程中的主要步驟被封裝為設(shè)計流程中的主要模塊。
當(dāng)然，在常見的PCB構(gòu)建環(huán)境中，主要目標(biāo)是使用原理圖設(shè)計來構(gòu)建有形的實際PCB。可以使用幾種不同的材料來生成PCB。對于此討論，假定使用剛性FR-4材料。FR-4覆銅玻璃環(huán)氧板的復(fù)雜物理和材料特性超出了本文的范圍。但是，PCB材料的這些非常細微的細節(jié)可能會導(dǎo)致重要的設(shè)計決策，從對PCB的要求一直貫穿到測試和生產(chǎn)制造。作為PCB要求和設(shè)計步驟的一部分，它有助于理解這些細節(jié)，因為諸如銅的重量和PCB的絕緣層厚度之類的細節(jié)將決定堆疊并控制PCB的布線約束。
在某些情況下，將板的物理參數(shù)留給布局人員似乎很容易。但是，即使只是對底層的PCB基板有一個粗略的了解，也可以做出更好的決定，從而影響許多項目，并具有某些特征，例如PCB的尺寸以及可以在PCB上放置的設(shè)備。
例如，FR4材料在其橫向和縱向尺寸上都具有一定程度的柔韌性。如果不解決這個問題，那么如果板上出現(xiàn)無法預(yù)料的機械應(yīng)力，那么SoC大小的球柵陣列（BGA）可能會導(dǎo)致焊球粘結(jié)失敗。以不同的方式，安裝PCB可能會增加熱故障和PCB扭曲/機械撓曲的問題，具體取決于機箱/機架組件。
盡管從PCB設(shè)計過程的第一角度來看，最終生產(chǎn)板是關(guān)鍵指標(biāo)，但早期原型PCB的使用和實際需求是整個PCB流程中的重要一步。盡管仔細查看了設(shè)計活動并核對了清單，以確認是否滿足設(shè)計約束，但設(shè)計中的錯誤仍會漏出并顯示在最終PCB上。因此，早期的原型板對于消除SoC板設(shè)計中的錯誤和誤判很重要。
在PCB設(shè)計中進行盡職調(diào)查時會發(fā)生什么錯誤？即使是基于SoC的好意圖的PCB設(shè)計也可能出錯：
①PCB設(shè)計師，需求團隊，布局人員或PCB制造合作伙伴之間的通信錯誤
②設(shè)計范圍太大，未滿足要求
③元件占用錯誤
④機械放置錯誤（連接器/電纜間隙問題，顯示器安裝問題等）
⑤對電路板要求的誤解
⑥電氣設(shè)計錯誤
⑦電源問題
⑧接口信號噪聲問題
⑨設(shè)備/子母板連接器的方向
?設(shè)備地址分配錯誤
?PCB配置選件功能問題
?組件可用性問題
?制造商對組件修訂的更改
建立目標(biāo)
近年來，仿真技術(shù)已得到顯著改進，采用仿真技術(shù)的工具可以用來嘗試捕獲某些這類問題。盡管要花很大的力氣來模擬設(shè)計，驗證機械間隙，確認設(shè)計要求并思考配置選項如何很大程度地減少潛在錯誤（所有這些活動都是好的設(shè)計實踐），但要增加設(shè)計進度以完成所有這些步驟實際上可能超出電路板發(fā)展限制所允許的范圍。
在PCB設(shè)計過程的早期，推動明確和簡潔的設(shè)計目標(biāo)非常重要。在設(shè)計階段對這些設(shè)計目標(biāo)進行闡述之前，這些設(shè)計目標(biāo)可能看起來比較籠統(tǒng)且含糊。留下的模糊目標(biāo)留下了誤解的機會，這將表現(xiàn)為PCB故障，可能會影響最終PCB的直接構(gòu)建進度。
例如，如果必須使用特定的NAND閃存，但I / O電壓電平不清楚，則該電路可以設(shè)計為同時支持1.8 V和3.3 V，也可以設(shè)計為單個電壓值。為了無縫連接到SoC，必須在SoC上相應(yīng)的電源軌上匹配此I / O電壓電平。這會給電路板增加不必要的復(fù)雜性和風(fēng)險。如果對需求有任何疑問，復(fù)審可以澄清這些問題。
元件在PCB上的放置會對最終PCB的可制造性產(chǎn)生巨大影響。組件的放置會影響設(shè)備間的間隙，制造取放效率，電纜的出入和間隙以及焊接輪廓差異。盡管它們通常是相關(guān)的，但這與前面解釋的I / O復(fù)用問題不同。
諸如鉛與無鉛組件彼此相鄰放置之類的問題會使設(shè)置PCB的正確焊接輪廓變得更加困難。（現(xiàn)在，隨著焊接技術(shù)的改進，這不再是一個問題。）通常，無鉛組件需要較高的焊料，例如250°C，而鉛組件可能需要220°C。2由于差分熱對流，將這些組件彼此緊鄰放置會影響可制造性。對于只有幾個焊球和較低熱質(zhì)量的超小型BGA組件（例如分立封裝中的單個澆口）尤其如此。
如果一個特定組件具有嚴格的布線約束，則可能會限制其他組件在特定區(qū)域內(nèi)的放置。例如，諸如DDR3的高速接口需要恒定的參考平面并與其他接口有效隔離。這將限制其他設(shè)備在DDR3存儲設(shè)備一定距離內(nèi)的放置。
在SoC類型的設(shè)計中，許多異構(gòu)外圍設(shè)備通常必須在同一PCB上運行。準(zhǔn)備基于優(yōu)先級的布局分析可以幫助確保最終PCB正常運行。在組件放置之前對PCB進行平面規(guī)劃有助于揭示潛在的布線，電源和機械問題。
通常，PCB會根據(jù)PCB及其所用最終產(chǎn)品的計劃用途而對連接器的放置施加一定的物理限制。有時，SoC具有多組I / O，可以將特定接口映射到這些I / O。使用PCB的平面圖可以揭示SoC引腳的I / O映射的更好組合，這將在PCB上提供更好的機械結(jié)構(gòu)。
電路板
圖3中的放置顯然會提供更好的板，比其他板更容易布局和構(gòu)建。平面圖的設(shè)備在空間上最適合布線，因為每個接口的適當(dāng)SoC球的位置都靠近主板上外部設(shè)備的位置。圖4展示了一個平面圖，該圖的組件與SoC處理器上的相應(yīng)接口球分開放置。這將需要相互交叉的布線通道，并消耗寶貴的PCB功率和信號布線面積。請記住，只有太多的層可以布線信號，功率和成本的增加才能獲得更多的布線層。
圖3
3.此示例顯示了一個在信號走線位置方面支持良好布線的布局。
圖4
4.此示例顯示了一個布局/平面圖，這將使布線更加困難且成本更高，因為它需要更多的物理位置用于信號走線。
雖然從這個角度看設(shè)計似乎很明顯，但有時其他PCB要求（例如連接器放置）將迫使發(fā)生不好的放置。僅考慮原理圖的電氣連接時，查看PCB的平面圖可能會顯示出可能不直觀的問題。
作為基于SoC的設(shè)計中的一般規(guī)則，逃逸SoC的球陣列是首要考慮的問題，不僅對于信號，而且對于電源和接地連接。如果低成本PCB是一個重要的限制因素，那么從SoC封裝上的所有焊球布線信號的方式就會受到限制。例如，在15mm x 15mm x 0.8mm的封裝中，大多數(shù)球陣列都已安裝，如果將支撐組件放置在不利的位置或與SoC距離較遠的位置，則布線逃逸可能會更加困難。計劃的板子尺寸。
無論出于何種原因?qū)⒃O(shè)計分成多塊PCB都會增加復(fù)雜性。如果PCB約束要求使用多塊PCB，則必須進行額外的規(guī)劃和驗證，以維持關(guān)鍵接口上的信號完整性并確保正確的機械間隙。
這是使用早期原型來支持空間成分分析并驗證不會產(chǎn)生生產(chǎn)問題的另一個示例。在物理結(jié)構(gòu)中引入第二塊（或更多塊）板會增加另一個維度，即組件可能不會在單個PCB解決方案上相互干擾。
應(yīng)急準(zhǔn)備
盡管現(xiàn)代組件已變得萬無一失，但研究PCB設(shè)計中計劃的組件以很大程度地減小對端板構(gòu)建的影響仍然很重要。有些組件的包裝細節(jié)不明顯。盡管許多IC和分立元件都有標(biāo)準(zhǔn)封裝，但某些封裝具有特殊的屬性，使它們?nèi)菀资艿胶附渝e誤和其他組裝錯誤的影響，例如非標(biāo)準(zhǔn)的引腳焊盤幾何形狀或分配。例如，在圖5中，瞬時按鈕開關(guān)乍一看將使針腳1和2短路在一起，而針腳3和4基于每對針腳的接近程度短路。但是數(shù)據(jù)表中的器件原理圖表明實際上已連接了其他引腳。
圖5
5.該圖顯示了組件的引腳位置如何與引腳定義背道而馳。
使用具有此類不規(guī)則性的組件會給整個PCB設(shè)計流程帶來更多風(fēng)險。雖然可以補償不規(guī)則性，但在有很多其他細節(jié)需要在生成用于PCB制造的圖案之前進行驗證和檢查的情況下，很容易錯過這些細節(jié)。
PCB可制造性的主要問題在于組件的選擇。作為硬件板設(shè)計師，我們通常專注于板細節(jié)。但是，如果所選設(shè)備的可用性存在問題，那么有關(guān)組件的簡單細節(jié)（例如，用于設(shè)計的所選組件的產(chǎn)品壽命）可能會給PCB構(gòu)建計劃帶來災(zāi)難。
更糟糕的情況是，如果沒有其他設(shè)備或第二個來源，則該組件不再可用。然后通常必須重新設(shè)計PCB，以容納替換組件。重新設(shè)計的另一個明顯問題是檢查新組件是否會導(dǎo)致舊組件已經(jīng)解決的任何新問題。如果SoC與某些外部設(shè)備緊密耦合，則基于SoC的設(shè)計可能會有其他要求。
如前所述，PCB材料也可能對基于SoC的設(shè)計的可制造性產(chǎn)生重大影響。PCB本身的結(jié)構(gòu)將由一些總體設(shè)計要求所決定，例如成本，尺寸，PCB外形等。正常的PCB要求與整體PCB物理尺寸有關(guān)時，要求“越小越好”。較小的物理尺寸會減少用于布線和放置元件的空間。在考慮因任何原因?qū)е碌牟季趾筒季€問題的解決方案時，簡單的更改（例如，僅在PCB上添加更多的層）乍看起來似乎很有吸引力，但可能不是正確的答案。
考慮一個帶有中央SoC處理器的120 x 95毫米PCB，該處理器采用17 x 17毫米封裝，并帶有一個0.65毫米間距的625球陣列。板上還會有其他器件，其中有些可能是BGA型封裝。PCB正確布局的主要挑戰(zhàn)將是SoC的布線問題。根據(jù)設(shè)計中SoC實際使用的信號數(shù)量，將每個SoC引腳布線到PCB上的目標(biāo)可能很困難。
盡管信號是布線工作的一方面，但配電網(wǎng)絡(luò)（PDN）同樣重要。在當(dāng)今的現(xiàn)代SoC處理器中，功率傳輸對于很大程度地減少難以診斷的不穩(wěn)定運行時故障非常重要。這是一種解決方案不適用于所有實施的地方。如果成本和進度都沒有問題，那么常見的解決方案就是增加層數(shù)并使用更復(fù)雜，更小的通孔類型（圖6）。
圖6
6.使用內(nèi)部層布線信號的能力是使用較小的盲孔和掩埋過孔的重要好處。但是，應(yīng)在此利益與電路板的額外成本之間進行權(quán)衡。
當(dāng)整體PCB尺寸縮小時，這種方法通過減小信號和電源垂直過渡區(qū)（過孔）的物理體積并增加可布線性，有效地補償了空間上X＆Y總體可布線區(qū)域和體積的減少（記住，布線采用3D方式）。 Z軸面積。不利的一面是，每增加一對額外的層對都會增加PCB成本和時間。
此外，由于需要在外層的制造粘附之前進行鉆孔，所以使用除特定直徑和焊盤尺寸的通孔以外的任何東西都會增加制造步驟。而且，由于物理尺寸的直徑小而使用非機械鉆頭會增加PCB的制造成本。在過去的十年中，該行業(yè)的進步很大，但是具有微通孔和盲孔/埋孔的12層板的成本仍然與僅具有通孔的四層或六層板的成本不相等。
測試與大局
應(yīng)分別評估每個設(shè)計，以確定好的解決方案。例如，SoC通常會運行大量的布線，并且還需要相當(dāng)數(shù)量的電源網(wǎng)絡(luò)平面，部分平面或?qū)捵呔€。通常，添加層將有助于布線從SoC逃脫，但是從最終成本的角度來看，帶有額外層的PCB的額外成本可能無法忍受。
指定和跟蹤PCB的特定放置和信號設(shè)計約束很重要。指定這些約束的過程可能會沖銷一些可以盡早解決的競爭需求。至少，這些限制有助于以小組型組織中更主動的姿態(tài)指導(dǎo)布局。這確實有助于顯示關(guān)鍵信號，例如DDR3，MIPI，以太網(wǎng)RGMII等，以及在放置和布局期間如何確定這些信號的優(yōu)先級以改善其跡線的信號完整性。
畢竟，由于某些接口的某些信號完整性要求，PCB物理區(qū)域?qū)⒕哂心承┲饕牟季€位置，這些位置會由于層的特性而導(dǎo)致特定組件之間的距離較短，參考平面位置較大且波前飛行時間更快。通過將關(guān)鍵網(wǎng)絡(luò)作為目標(biāo)來占據(jù)這些主要的布線位置，由于串?dāng)_問題，電源噪聲問題，組件容限問題等等，最終的PCB具有較低的PCB故障風(fēng)險。
即使設(shè)計被證明可以在規(guī)格范圍內(nèi)起作用，也不能保證每個生產(chǎn)單元都可以在該規(guī)格范圍內(nèi)起作用。由于與構(gòu)建基于SoC的現(xiàn)代PCB相關(guān)的許多變量，諸如組件公差，焊接事故，組裝錯誤，PCB制造錯誤，布局問題和普通人為錯誤等項目可能會導(dǎo)致生產(chǎn)PCB產(chǎn)生良率問題。
因此，尋求高成品率最終PCB的正確PCB開發(fā)過程應(yīng)包括某種類型的診斷測試。這些測試應(yīng)在包裝和運輸之前在每個生產(chǎn)板上進行。SoC處理器類型的板包括多個異構(gòu)接口，這些接口均具有特定的功能要求。因此，診斷測試應(yīng)包括針對這些接口中的每個接口的一個或多個測試。知道并明確定義PCB的要求在這里可以帶來很大的好處，因為它使理解，定義和編寫使PCB在制造時達到通過/不通過狀態(tài)所需的測試變得容易。
通常，開發(fā)這些診斷測試的步驟包括：
①定義需要進行功能測試的重要接口/電源
②根據(jù)電路要求確定這些測試的優(yōu)先級。
③確定每個測試所需的測試范圍。
④開發(fā)測試。
⑤檢查原型板上的測試。
⑥生成診斷測試的優(yōu)化運行版本。
可以基于已知要求和特定板的感知風(fēng)險來調(diào)整測試良率覆蓋率。通常，由于板診斷測試開發(fā)成本和生產(chǎn)時產(chǎn)生的運行時成本，硬件板的100％測試覆蓋率在財務(wù)上不可行。因此，如果設(shè)計已被證明可以工作，則由于設(shè)計固有的風(fēng)險較低，因此在生產(chǎn)測試中無需尋求完整的硬件測試范圍。
盡量不要由與開發(fā)板載SoC生產(chǎn)軟件相同的軟件開發(fā)人員來編寫診斷測試。起初，這似乎適得其反。由于軟件開發(fā)人員從他們的工作中了解硬件，因此可以肯定的是，通過使用它們編寫硬件板診斷測試，可以節(jié)省時間和資源。但是，實際上情況恰恰相反。
有時，對硬件非常熟悉的軟件設(shè)計人員可能會盲目使用與生產(chǎn)軟件/固件相同的軟件實現(xiàn)，并將其放入診斷測試代碼中。診斷測試的目的是消除潛在的硬件問題。因此，由正常軟件開發(fā)團隊以外的其他人編寫這些測試將允許測試軟件以不同的方式控制硬件，即使在加載和運行生產(chǎn)軟件之前，這些方式也可能會確實顯示出潛在的問題。
這是另一個領(lǐng)域，擁有早期原型板非常重要，因為它們可以用于早期診斷測試開發(fā)，從而改善了硬件設(shè)計，因為早期測試可以消除硬件設(shè)計中的早期錯誤或PCB要求的不正確實現(xiàn)。早期的原型板還為診斷測試提供了額外的好處，即在最終獲得功能齊全且經(jīng)過測試的PCB時，可以作為軟件團隊的故障排除指南，因為如果開發(fā)過程中遇到問題，它們可以參考這些測試。
這些測試通常在沒有操作系統(tǒng)的情況下編寫，以確保它們具有更少的依賴性并提供更簡單的硬件管理技術(shù)。診斷測試開發(fā)的最終一步是將測試優(yōu)化為可以在每個生產(chǎn)板上運行的運行時可執(zhí)行代碼。
至關(guān)重要的是不要跳過此步驟，因為生產(chǎn)板的單位測試時間應(yīng)最小化，因為每秒鐘的測試時間要花費一定的時間。盡管如此，診斷測試還是值得開發(fā)和執(zhí)行的成本，因為它可以提高PCB的良率。此外，由于可以觀察到有關(guān)設(shè)計的重要測試時間數(shù)據(jù)并將其發(fā)送到PCB設(shè)計人員，以更新PCB的下一版本，因此可改善整個PCB的可制造性。
結(jié)論
從這些示例可以看出，PCB開發(fā)過程中的幾個步驟將對PCB的可制造性產(chǎn)生更大的影響。了解這些問題并開發(fā)出一種將其潛在影響最小化的方法，可以大大提高項目設(shè)計階段的PCB可制造性。