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技術(shù)專題
大規(guī)模集成電路中的電遷移（EM）分析
在電子產(chǎn)品方面，IC和PCB層面的故障機(jī)制很多。IC和高壓PCB的隱患是電遷移（EM）。這是PCB中的電化學(xué)效應(yīng)，盡管這是由于IC中的散射所致，但設(shè)計人員在創(chuàng)建設(shè)計時需要考慮金屬遷移和生長機(jī)理。目的是確保IC和PCB級別的可靠性，從而盡可能延長使用壽命。
隨著集成電路的不斷縮小，大規(guī)模集成電路（VLSI）發(fā)生故障的可能性增加。自從90 nm節(jié)點(diǎn)以來，EM一直是一個問題，需要在電流密度和時序方面進(jìn)行優(yōu)化。大規(guī)模集成電路中的EM分析。跡線的間隙和厚度可以定義為VLSI中的設(shè)計規(guī)則，這有助于設(shè)計人員防止EM和操作過程中的故障。這是在VLSI設(shè)計中分析EM的方法。
大規(guī)模集成電路中的EM是什么？
EM是一種電效應(yīng)，IC互連上的電子為構(gòu)成導(dǎo)線的原子提供了一些動量。這是通過低能碰撞和隨后的散射而發(fā)生的。結(jié)果，隨著原子沿著互連朝向陰極移動，互連隨時間變形。這導(dǎo)致凹坑出現(xiàn)在更靠近陽極的導(dǎo)線中，并且小的金屬凸點(diǎn)開始沿著更靠近陰極的導(dǎo)線表面生長。
這會在很高的電流密度（通常> 10,000 A / cm2）下發(fā)生，并且當(dāng)導(dǎo)線中的電流密度更大時，EM率會更高。這意味著EM是一個失控的過程。隨著EM發(fā)生在導(dǎo)線的一個區(qū)域中，橫截面積減小，電流密度增大。結(jié)果，EM的速率也增加了。隨著時間的流逝，更多的金屬以更快的速度遷移，該過程最終以短路或開路結(jié)束。
當(dāng)沿導(dǎo)線的金屬完全耗盡并在導(dǎo)線中留下空隙時，就會發(fā)生開路故障。在發(fā)生短路的情況下，樹枝狀晶體會從電線上長出，直到橋接兩個導(dǎo)體之間的間隙。在這兩種情況下，組件均無法正常運(yùn)行，必須更換。在大規(guī)模集成電路中，僅是因?yàn)榛ミB之間的距離更近，所以與開路故障相比，發(fā)生短路故障的可能性更高。
熱失控
還有另一種有助于電磁的過程：熱失控。EM遵循具有一定定義活化能的Ahrrenius過程，這意味著遷移速度隨互連溫度的升高而增加。隨著EM的進(jìn)行，金屬耗盡的區(qū)域具有更高的電流密度和更高的電阻，導(dǎo)致芯片工作時的溫度更高。
那么PCB呢？
EM也指PCB中的一種故障機(jī)制，該機(jī)制會導(dǎo)致高壓板短路。但是，PCB中的EM是一種電化學(xué)效應(yīng)，會由于橋接而導(dǎo)致短路。
在PCB中，如果水在金屬上凝結(jié)，則暴露在金屬上的一些殘留鹽會溶解到電解液中。兩個導(dǎo)體之間的高電場（即，以高電壓或緊密間隔）可驅(qū)動電化學(xué)反應(yīng)，從而導(dǎo)致金屬鹽的生長。這些樹枝狀晶體會生長并最終彌合兩個導(dǎo)體之間的間隙，從而引起短路。
這里的解決方案與大規(guī)模集成電路中的解決方案類似：在兩個處于不同電勢的導(dǎo)體之間提供足夠的間距，或者設(shè)計布局以使僅共模導(dǎo)體靠近放置。這是IPC（特別是IPC-2221）提供爬電標(biāo)準(zhǔn)的原因之一。請注意，PCB中導(dǎo)體之間的EM也是熱驅(qū)動過程，盡管在樹枝狀生長期間不會發(fā)生相同的熱失控問題。
優(yōu)化IC互連以防止EM
像工程學(xué)中的大多數(shù)問題一樣，為電子設(shè)備的可靠性而進(jìn)行的設(shè)計都是在權(quán)衡不同設(shè)計選擇所涉及的權(quán)衡。對于大規(guī)模集成電路，自然的解決方案是簡單地增加走線的寬度。理想地，這將使電流密度降低到EM閾值以下。但是，線寬并不是全部內(nèi)容，IC的其他重要方面也需要優(yōu)化。
因?yàn)?/span>EM的傾向性取決于導(dǎo)線中的電流密度，所以它也取決于互連中信號的開關(guān)速率。當(dāng)數(shù)字信號切換時，會有一瞬間的大電流突發(fā)，并且在如此大的電流突發(fā)期間可能會發(fā)生少量的EM。隨著時間的流逝，EM累積了超過萬億的切換事件。此外，當(dāng)信號的上升時間更短時，開關(guān)期間的峰值電流也更大，隨著芯片工作，這會導(dǎo)致更多的EM。
布萊克定律總結(jié)了EM對平均故障時間（MTTF）的影響，然后可將其用于優(yōu)化集成電路的設(shè)計。
以下是VLSI設(shè)計期間互連優(yōu)化涉及的一些挑戰(zhàn)：
互連寬度的增加會降低電阻和電流密度，但會增加電容（縮短上升時間）。
互連之間的間距減小有助于集成，但會增加潛在的串?dāng)_耦合。
降低上升時間可降低串?dāng)_耦合和峰值電流密度，但需要使芯片物理尺寸更大。
降低信號電平會降低電流密度和串?dāng)_耦合，但會降低SNR電平，并在電源完整性方面設(shè)置較小的容差。
當(dāng)然，這四個問題不能孤立地解決。但是，有可用的軟件工具可以幫助您在VLSI中設(shè)計互連時找到平衡。