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管理互連密度和信號噪聲
經(jīng)驗(yàn)豐富的PCB設(shè)計(jì)人員，那么您將了解“ 3W”規(guī)則，該規(guī)則規(guī)定走線之間的間距應(yīng)始終至少為每條走線寬度的3倍。這個(gè)過時(shí)的規(guī)則并沒有說明您的疊層或環(huán)路電感，但許多設(shè)計(jì)師仍然堅(jiān)持使用此規(guī)則。隨著HDI板被推向更小的尺寸和更高的密度，例如在具有6 mil跡線的基帶芯片中，跡線之間的串?dāng)_和互連噪聲耦合的強(qiáng)度將取決于它們之間的間距。這意味著您需要一種方法，以根據(jù)互連密度快速評估電路板中的串?dāng)_和EMI磁化率。
在設(shè)計(jì)PCB時(shí)，需要執(zhí)行這些仿真并分析布局后的情況。換句話說，原理圖編輯器無法考慮走線和組件的物理布局，因此不能用于模擬與堆棧，走線大小或走線密度有關(guān)的任何事情。原理圖編輯器中的電路仿真器仍然在電路仿真中占有一席之地，但是管理互連密度需要直接從布局?jǐn)?shù)據(jù)確定噪聲耦合。
電路板將需要平衡許多不同的幾何要求，以防止單端和差分走線之間發(fā)生串?dāng)_。高密度板上的困難僅是因?yàn)楫?dāng)您靠近走線時(shí)，走線發(fā)出的電磁場會更強(qiáng)。寬帶信號的低頻部分將（通過磁場）感應(yīng)耦合到附近的跡線，而寬帶信號的高頻部分（通過電場）將感應(yīng)耦合到附近的跡線。
相聲
在管理互連密度時(shí)，您需要考慮不同類型的信號如何相互耦合。單端和差分對以各種方式與其他類型的走線耦合，下表顯示了信號完整性仿真所期望的結(jié)果摘要。請注意，在單端→差分對串?dāng)_結(jié)果中，共模噪聲或差分模式噪聲的存在取決于受害差分對（S）中走線之間的間隔值以及該對離地線對的高度（ H）。
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攻擊者信號類型 |
受害者信號類型 |
串?dāng)_特性 |
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單端 |
單端 |
單端FEXT和NEXT隨著間距增大而變?nèi)?。這是3W規(guī)則的由來。 |
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差分對 |
串?dāng)_在很小和很大的間距下均以共模噪聲為主，而差模噪聲則以中頻間隔（當(dāng)S / H = 0.5時(shí)）為主。 |
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差分對 |
單端 |
單端FEXT和NEXT隨著間距增大而變?nèi)酢?/span> |
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差分對 |
當(dāng)S很小時(shí)，串?dāng)_最大，隨著S的增加，串?dāng)_消失。 |
在上表中，我們假設(shè)所有單端走線和差分對都位于同一層上（即，沒有寬邊耦合）。這是在大多數(shù)布局中需要模擬的常見情況。較寬的差分對是較不常見的布置，當(dāng)并排放置時(shí)，它們會產(chǎn)生強(qiáng)烈的串?dāng)_。在所有情況下，差分對之間的串?dāng)_將比可比的單端走線之間的串?dāng)_弱，并且隨著分離距離的增加，串?dāng)_強(qiáng)度將變?nèi)酢?/span>
由于市售數(shù)字電路的上升時(shí)間，在大多數(shù)數(shù)字系統(tǒng)中，鑒于相關(guān)信號上升時(shí)間，您的走線電感將主導(dǎo)串?dāng)_。但是，每個(gè)人都應(yīng)該期望信號上升時(shí)間會繼續(xù)下降，以適應(yīng)更高數(shù)據(jù)速率的通道（例如800G和更高的SerDes），這可能會將有用的信號帶寬推近100 GHz。有時(shí)，系統(tǒng)中需要考慮電容性串?dāng)_和電感性串?dāng)_。
量化EMI
相同的幾何約束也將影響電路板對外部EMI的敏感性。電路板上信號走線的電感決定了它們對外部EMI的敏感性。電感耦合EMI產(chǎn)生于外部源的磁場，該磁場可能是寬帶信號。外部EMI源（例如系統(tǒng)中的另一塊板）會在不連續(xù)的峰值處強(qiáng)烈發(fā)射。隔離不良的時(shí)鐘和高電流開關(guān)電源就是最好的例子。
EMI耦合為電路板中單端和差分網(wǎng)絡(luò)上的共模噪聲。耦合到走線中的噪聲然后可以通過線性或非線性分量傳播，然后可以以更高的諧波生成噪聲。感應(yīng)噪聲和信號完整性之間的復(fù)雜反饋可能很難方便地模擬。但是，您的目標(biāo)應(yīng)該是通過最小化電路板上關(guān)鍵網(wǎng)絡(luò)中的環(huán)路電感來最小化EMI。
模擬EMI和串?dāng)_與互連密度
您可以在完成布局之前或之后創(chuàng)建串?dāng)_模擬。我認(rèn)為，最好在PCB上創(chuàng)建一個(gè)只有兩個(gè)驅(qū)動器和一個(gè)接收器的測試板，其中有兩個(gè)互連。如果并排走線，則可以使用Sigrity中的仿真工具來計(jì)算互連之間的串?dāng)_。然后，您可以更改走線之間的距離，走線的寬度以及層堆棧，以確定每個(gè)參數(shù)如何影響串?dāng)_強(qiáng)度。
從仿真中生成理想波形后，就可以繼續(xù)進(jìn)行電路板布線了。一旦完成了PCB布局，就可以在關(guān)鍵網(wǎng)絡(luò)上進(jìn)行另一輪仿真來完成電路板。兩種情況的目的都是為單端和差分網(wǎng)絡(luò)確定合適的走線密度。在第一輪驗(yàn)證仿真中確定適當(dāng)?shù)拈g隙后，您可以將適當(dāng)?shù)淖呔€間距和差分對間距設(shè)置為設(shè)計(jì)規(guī)則,將在布局PCB時(shí)遵循這些設(shè)計(jì)規(guī)則。
如果您可以準(zhǔn)備如下圖所示的圖形，則在完成布局之前，您已經(jīng)做了很多艱苦的工作來防止串?dāng)_。在該圖中，使用了單個(gè)極限頻率（2 GHz），具有固定的層間隔和走線厚度。隨著回路電感的增加，增加層間距將使曲線沿圖形向上移動。
串?dāng)_與互連間距
在如此簡單的圖形中總結(jié)出EMI可能更加困難，因?yàn)槟鷮⒖吹降慕Y(jié)果可能是復(fù)雜的頻率和幾何函數(shù)。但是，使用正確的仿真工具，您可以檢查整個(gè)PCB的EMI敏感性和串?dāng)_強(qiáng)度。
創(chuàng)建互連信號噪聲模擬
當(dāng)您進(jìn)入Allegro Sigrity時(shí)，可以從Allegro Sigrity SI主窗口中的Analysis Workflows選項(xiàng)卡訪問串?dāng)_模擬。下面顯示的一組差分對是串?dāng)_仿真的主要候選對象。首先，您需要在設(shè)置模擬時(shí)按名稱選擇網(wǎng)絡(luò)。
將您的電路板置于Sigrity中，以進(jìn)行互連信號噪聲仿真
在分析中設(shè)置的另一個(gè)重要點(diǎn)是將包含在分析中的每個(gè)網(wǎng)絡(luò)周圍的區(qū)域。如果單擊“分析工作流程”選項(xiàng)卡中的“分析選項(xiàng)”條目，則可以使用GeoWindow選項(xiàng)設(shè)置每個(gè)跡線周圍的模擬區(qū)域的大小。
定義設(shè)置后，該工具將返回與設(shè)計(jì)規(guī)則進(jìn)行比較的結(jié)果。結(jié)果以顏色編碼并按降序排列。盡管它們是用顏色編碼的，但您也可以看到一個(gè)數(shù)值結(jié)果，以便可以比較由于互連信號噪聲引起的峰值過壓/欠壓，并將其與信令標(biāo)準(zhǔn)進(jìn)行比較。
LVDS組件在接收器上看到的互連信號噪聲耦合（串?dāng)_）仿真結(jié)果（接收器需要3.3 V差分電壓）
當(dāng)我們專門查看LST_RESET網(wǎng)絡(luò)時(shí)，我們看到3條侵害者跡線，在該網(wǎng)絡(luò)上產(chǎn)生串?dāng)_
在受害跡線上互連信號噪聲圖
在該網(wǎng)絡(luò)中，解決方案是修改受害者跡線和攻擊者跡線之間的間隔。由于產(chǎn)生此級別的互連信號噪聲涉及3條走線，因此難以確定最佳走線布置。將受害跡線移離一個(gè)攻擊者可能需要將其移近其他攻擊者之一。在這種情況下，您應(yīng)該試驗(yàn)不同的布置，然后重新運(yùn)行仿真以確定最小化串?dāng)_的布置。
您可以在Allegro Sigrity SI的“分析工作流程”選項(xiàng)卡中訪問其他重要的模擬：
阻抗工作流程：檢查由于共?；虿钅ｒ?qū)動下的耦合而引起的阻抗不連續(xù)和沿走線的變化。
耦合工作流程：提取不同網(wǎng)絡(luò)之間的耦合系數(shù)，這將決定偶數(shù)和奇數(shù)模式阻抗。
反射工作流程：檢查由于較小的阻抗不匹配而引起的來自接收器的反射。
返回路徑工作流程：檢查單端網(wǎng)絡(luò)中信號的返回路徑。