24小時(shí)聯(lián)系電話:18217114652、13661815404
中文
行業(yè)資訊
單線數(shù)據(jù)傳輸不同的方式
如果不需要高速，但需要靈活性，則在操作多個(gè)分散組件時(shí)，單線數(shù)據(jù)傳輸很有用。該方法通過減小尺寸和成本來減少電纜中的導(dǎo)體數(shù)量。它還可以提高系統(tǒng)可靠性。
讓我們從經(jīng)典的集成RC元素（圖1）及其屬性開始。集成RC元件可用于邏輯和數(shù)字電路中以更改脈沖長度，或更準(zhǔn)確地說，生成或擴(kuò)展脈沖持續(xù)時(shí)間，使用積分定律處理脈沖等。
1.這是典型的集成RC電路。
眾所周知，電容器電壓不能立即改變。其充電和放電時(shí)間取決于電容器C的容量和電阻R的電阻?？梢允褂酶鶕?jù)以下公式計(jì)算的RC元件的時(shí)間常數(shù)來估算該時(shí)間：τ= RC。
如果將足夠長的脈沖發(fā)送到積分元件的輸入，則電容器將有時(shí)間完全充電和放電。但是，如果脈沖短，比時(shí)間常數(shù)τ短得多，則電容器C的電壓幾乎不變。
要傳輸串行代碼，我們需要有兩條數(shù)據(jù)線-數(shù)據(jù)和時(shí)鐘。如果以寬脈沖傳輸數(shù)據(jù)，而脈沖又有時(shí)間為RC元件的電容器充電，而時(shí)鐘以窄脈沖傳輸而無法通過積分元件，則可以將這兩條線合并為一條。因此，積分RC元件將用作信號(hào)接收器的分離器（圖2）。
2.顯示了為傳輸而生成的字節(jié)10010111（輸入信號(hào)）的示例?？梢院苋菀椎乜闯?，要傳輸邏輯數(shù)據(jù)“一零”，必須生成一個(gè)相應(yīng)的“高低”足夠?qū)挼拿}沖，并在最后加上一個(gè)短時(shí)鐘脈沖。
必須將時(shí)鐘信號(hào)放在RC元素之前，只有上升沿很重要，而數(shù)據(jù)信號(hào)則在RC元素之后。然后，如果正確生成位序列的傳輸信號(hào)，則可以解決該問題。圖2顯示了為傳輸而生成的字節(jié)10010111（輸入信號(hào)）的示例。
可以很容易地看出，為了傳輸邏輯數(shù)據(jù)“一/零”，必須生成一個(gè)相應(yīng)的“高/低”足夠?qū)挼拿}沖，并在最后加上短時(shí)鐘脈沖（圖3）。
3.這顯示了一位“ HIGH , LOW”信號(hào)。每個(gè)都有一個(gè)尾隨時(shí)鐘脈沖
在這一點(diǎn)上，一個(gè)細(xì)心的讀者可能會(huì)提出一個(gè)邏輯問題：為什么可以直接使用經(jīng)典延遲元件來完成，為什么要使用外部RC元件來分離數(shù)據(jù)和時(shí)鐘信號(hào)呢？展望未來，我們可以說使用外部RC元件使我們能夠大大減少接收器消耗的電流，因?yàn)槲覀兺Ｖ故褂醚舆t元件運(yùn)行所需的內(nèi)部振蕩器。
通過RC元件后收到的數(shù)據(jù)信號(hào)電壓必須在邏輯一個(gè)電壓的一定范圍內(nèi)（圖2的綠色區(qū)域）。 時(shí)鐘信號(hào)電壓不應(yīng)通過RC元件，也不應(yīng)超出邏輯零電壓范圍（圖2的紅色區(qū)域）。 它們之間有一個(gè)模糊區(qū)域，完全可能存在錯(cuò)誤狀態(tài)。因此，必須選擇電容器的容量和電阻器的電阻，以使所有“充電/放電”瞬態(tài)電壓值都不會(huì)落入該區(qū)域。這樣做的方法如下：
讓我們將圖1中的集成RC元件視為電阻R和電容器C的串聯(lián)連接。以下電路用于此類電路：
鑒于：
我們可以針對(duì)電容器電壓寫以下微分方程，實(shí)際上是積分元件的輸出電壓V C = V out：
這個(gè)微分方程的解是眾所周知的：
其中τ =時(shí)間常數(shù)。讓我們分析這個(gè)解決方案。在初始時(shí)間t = 0時(shí)，當(dāng)輸入脈沖饋入積分元件時(shí)，輸出電壓為V out = 0，此后Vout 開始以與τ值成反比的速度增加，并達(dá)到以下值（圖4）。
4. RC元件后的數(shù)據(jù)信號(hào)電壓。
4. RC元件后的數(shù)據(jù)信號(hào)電壓。
如下所述，發(fā)射機(jī)設(shè)計(jì)中比特序列傳輸信號(hào)的時(shí)間特性如圖3所示。接收器的結(jié)構(gòu)中使用了具有以下參數(shù)的RC元件：R = 120Ω，С= 10 nF，τ= 1.2 μs （下面的圖14和15）。因此，可以計(jì)算出具有這樣持續(xù)時(shí)間的脈沖通過RC元件時(shí)獲得的電壓值。
持續(xù)時(shí)間為T1 = 5 μs的數(shù)據(jù)脈沖將適合t =4τ（更精確地說，t =4.17τ）的情況（圖4）。在V DD = 3.3 V的電壓下，RC元件之后的輸出電壓將為V out = 0.981684·3.3 V≈3.23 V；也就是我們需要的邏輯高電平。但是，短脈沖T2 = 240 ns必須由RC元件濾除。t =τ/ 5的情況對(duì)于持續(xù)時(shí)間T2 = 240 ns的時(shí)鐘脈沖有效（圖4）。
在V DD = 3.3 V的電壓下，RC元件之后的輸出電壓將為V out = 0.181269·3.3 V≈0.59 V，因此時(shí)鐘脈沖將不會(huì)通過RC元件。為了進(jìn)行檢查，讓我們將獲得的合成信號(hào)電壓電平與特征邏輯“零/一”電壓電平進(jìn)行比較。針對(duì)電源電壓為VDD 0 = 3.3 V的情況進(jìn)行該比較（圖5）。
5.信號(hào)電壓電平。
因此，確保獲得的數(shù)據(jù)和時(shí)鐘信號(hào)的邏輯電平電壓值對(duì)應(yīng)于所需的邏輯零/一電壓值，并且不會(huì)落入歧義區(qū)域?？偨Y(jié)所有上述信息，選擇集成RC元素以分離數(shù)據(jù)和時(shí)鐘信號(hào)有兩個(gè)主要標(biāo)準(zhǔn)：
所選信號(hào)傳輸頻率下的信號(hào)持續(xù)時(shí)間T1應(yīng)至少為RC元件時(shí)間常數(shù)τ的3倍，在我們的情況下為4.17倍：T1 =3τ
傳輸信號(hào)結(jié)束時(shí)短時(shí)鐘脈沖T2的持續(xù)時(shí)間至少應(yīng)比RC元件的時(shí)間常數(shù)τ短4倍，在我們的情況下為5倍：T2 =τ/ 4
設(shè)計(jì)分析
6.此“ Transmitter_170”設(shè)計(jì)實(shí)現(xiàn)了并行-串行轉(zhuǎn)換器。
Transmitter_170的設(shè)計(jì)（圖6）包含兩個(gè)主要組件：
基于2位LUT1、3位LUT0÷3位LUT5、3位LUT9，DFF0÷DFF6和流水線延遲的并行到串行轉(zhuǎn)換器
生成器根據(jù)CNT1，CNT4，DLY2，DLY5、2位LUT2、2位LUT3、3位LUT6、4位LUT0，FILTER0和P DLY生成必要的位序列傳輸信號(hào)
CNT1計(jì)數(shù)器定義了傳輸信號(hào)時(shí)間（如前所述，設(shè)置為?5 μs）。CNT4計(jì)數(shù)器形成八個(gè)這樣的時(shí)間段的數(shù)據(jù)包，并使用2位LUT3反相器控制2位LUT1、3位LUT0÷3位LUT5和3位LUT9多路復(fù)用器。當(dāng)來自2位LUT3反相器輸出的內(nèi)部“開關(guān)”信號(hào)為低電平時(shí)（圖7，“中斷”信號(hào)），則通過多路復(fù)用器記錄來自輸入PIN＃2÷＃8，＃10的信息執(zhí)行相應(yīng)的觸發(fā)器。然后，當(dāng)“ switch”（“中斷”信號(hào)）信號(hào)變高時(shí)，觸發(fā)器上的數(shù)據(jù)發(fā)生移位，并形成一個(gè)串行代碼（圖7，“ Serial_OUT”信號(hào)）。
7.這些是“ Transmitter_170”傳輸?shù)氖纠?/span>通道1（黃色）是Serial_OUT，通道2（淺藍(lán)色）是中斷，通道3（品紅色）是時(shí)鐘，通道4（藍(lán)色）是DATA_OUTPUT。這些圖像顯示當(dāng)輸入信號(hào)為00000000（a），輸入信號(hào)為10010011（b），輸入信號(hào)為10010011（c）時(shí)以及信號(hào)值較高的單個(gè)周期的縮放視圖（d）。
延遲元件DLY5以及3位LUT6元件和基于FILTER0和2位LUT2的上升沿檢測(cè)器允許改變所產(chǎn)生的數(shù)據(jù)分組之間的持續(xù)時(shí)間t2 （圖7b）。即，設(shè)置并行數(shù)據(jù)輸出的持續(xù)時(shí)間。當(dāng)開關(guān)/中斷信號(hào)為低電平時(shí)，在接收轉(zhuǎn)換器的相應(yīng)設(shè)計(jì)中會(huì)生成并行代碼。在我們的設(shè)計(jì)中，生成數(shù)據(jù)包的時(shí)間t1和生成時(shí)間t2大致相同。
來自最后一個(gè)Pipe Delay觸發(fā)器的輸出的生成的串行代碼被饋送到4位LUT0元素，在該元素中，使用延遲元素DLY2和上升沿檢測(cè)器P DLY，形成了所需的特定形式的輸出信號(hào)（圖7，“ DATA_OUTPUT”信號(hào)。由FILTER1和2位LUT4組成的上升沿和下降沿檢測(cè)器設(shè)計(jì)為使延遲元件DLY2的振蕩器時(shí)鐘頻率加倍，以提高最后一個(gè)的分辨率。
8.“ Receiver_170”設(shè)計(jì)實(shí)現(xiàn)了串行到并行轉(zhuǎn)換器。
Receiver_170的設(shè)計(jì)（圖8）執(zhí)行將串行代碼轉(zhuǎn)換為并行代碼的相反功能。對(duì)于此操作，設(shè)計(jì)使用：
基于管道延遲（三個(gè)觸發(fā)器），DFF0÷DFF3和DFF5的八個(gè)觸發(fā)器鏈
基于3位LUT0÷3位LUT7的八個(gè)鎖存器，用于將并行代碼饋入輸出PIN
在上升沿檢測(cè)器P DLY上為觸發(fā)器鏈計(jì)時(shí)的電路；
CNT2計(jì)數(shù)器和FILTER0反相器上的鎖存器控制電路（3位LUT0÷3位LUT7元素）。
信號(hào)由外部RC元件分離后（圖14），來自輸入PIN＃2 （圖9）的數(shù)據(jù)信號(hào)被饋送到觸發(fā)鏈的第一個(gè)觸發(fā)器。然后，我們使用P DLY檢測(cè)器僅選擇時(shí)鐘信號(hào)PIN＃5的上升沿，并為觸發(fā)鏈和計(jì)數(shù)器CNT2形成時(shí)鐘信號(hào)。當(dāng)內(nèi)部CNT2信號(hào)為低電平（圖9，CNT2信號(hào)）時(shí)，串行代碼被解碼為觸發(fā)鏈上的并行代碼，在此觸發(fā)器由于來自FILTER0反相器輸出的高resDFF信號(hào)而處于觸發(fā)狀態(tài)。
9.這些是“ Receiver_170”接收的示例。通道1（黃色）是CNT2，通道2（淺藍(lán)色）是RC電路之前的外部信號(hào)，通道3（品紅色）是RC電路之后的外部信號(hào)，通道4（藍(lán)色）是CLK。這些圖像顯示當(dāng)輸入信號(hào)為00000000（a），輸入信號(hào)為10010011（b），輸入信號(hào)為10010011（c）時(shí)以及信號(hào)值較高的單個(gè)周期的縮放視圖（d）。
當(dāng)CNT2信號(hào)從低電平變?yōu)楦唠娖綍r(shí)，表示每個(gè)觸發(fā)器當(dāng)前狀態(tài)的信號(hào)將被饋入相應(yīng)的鎖存器并存儲(chǔ)。同時(shí)，隨著resDFF信號(hào)從高電平變?yōu)榈碗娖?，解碼鏈的觸發(fā)器將重置為初始狀態(tài)。在“ CNT2”信號(hào)為高電平的時(shí)間期間，將鎖存器存儲(chǔ)的信號(hào)饋入相應(yīng)的輸出PIN，這又對(duì)應(yīng)于Transmitter_170設(shè)計(jì)中生成的數(shù)據(jù)包之間的時(shí)間t2。
DFF5觸發(fā)器沒有nRESET輸出。因此，它具有一個(gè)附加的復(fù)位邏輯電路，該電路基于AN-1029中所述的4位LUT0和2位LUT1元素。
仔細(xì)查看啟動(dòng)Transmitter_170和Receiver_170設(shè)計(jì)的初始條件，一個(gè)明顯的缺點(diǎn)是。如果接收器比發(fā)送器晚開始運(yùn)行，則串行代碼到并行的轉(zhuǎn)換可能不是從數(shù)據(jù)包的開頭開始，而是從中間開始。反過來，這將導(dǎo)致數(shù)據(jù)輸出過程發(fā)生變化。因此，為了確保發(fā)射器-接收器的正確操作，接收器必須與發(fā)射器同時(shí)開始工作。換句話說，它們必須具有公共電源（下面的圖14）。
消除此缺陷的一種方法是，例如，在每個(gè)數(shù)據(jù)包的開頭發(fā)送服務(wù)輔助信號(hào)，以在開始轉(zhuǎn)換串行數(shù)據(jù)的過程之前重置接收機(jī)設(shè)計(jì)中的所有觸發(fā)器。這將確保數(shù)據(jù)轉(zhuǎn)換過程從程序包的開頭開始。這樣，我們將獲得一個(gè)可靠的數(shù)據(jù)傳輸系統(tǒng)，在該系統(tǒng)中，發(fā)送器和接收器可以擁有自己的電源，并可以隨時(shí)獨(dú)立于彼此開始運(yùn)行。為了對(duì)此進(jìn)行測(cè)試，創(chuàng)建了另一對(duì)Transmitter_533和Receiver_533 （圖15，進(jìn)一步在下面）。
10.“ Transmitter_533”設(shè)計(jì)實(shí)現(xiàn)了并行-串行轉(zhuǎn)換器。
Transmitter_533的設(shè)計(jì)（圖10）也包含兩個(gè)主要組件：
基于2位LUT3、3位LUT14÷3位LUT17、3位LUT5÷3位LUT7，DFF2，DFF0，DFF5÷DFF9和流水線延遲的并行到串行轉(zhuǎn)換器
生成器根據(jù)CNT5，CNT6，DLY0，DLY1，DFF4、3位LUT0、3位LUT13，EDGE DET0，PDLY，4位LUT2和2位LUT1生成必要的位序列傳輸信號(hào)
此設(shè)計(jì)的操作原理與上一個(gè)沒有什么不同。同樣，CNT5計(jì)數(shù)器將傳輸信號(hào)時(shí)間定義為5 μs。但是，與先前的設(shè)計(jì)不同，CNT6計(jì)數(shù)器形成了10個(gè)此類時(shí)間段的數(shù)據(jù)包。即，除了設(shè)計(jì)用于發(fā)送數(shù)據(jù)的八個(gè)時(shí)段之外，還使用兩個(gè)另外的時(shí)段S1，S0來生成所需的服務(wù)信號(hào)（圖11c）。
11.這些是“ Transmitter_533”傳輸?shù)氖纠?/span>通道1（黃色）是Serial_OUT，通道2（淺藍(lán)色）是中斷，通道3（品紅色）是時(shí)鐘，通道4（藍(lán)色）是DATA_OUTPUT。圖像顯示輸入信號(hào)為00000000（a），輸入信號(hào)為10010011（b），輸入信號(hào)為10010011（c）以及服務(wù)信號(hào)的前兩個(gè)周期的縮放視圖（d）。
可能有很多方法來創(chuàng)建特殊服務(wù)信號(hào)，然后在接收器中對(duì)其進(jìn)行檢測(cè)。我們選擇了第一個(gè)想到的：使用DFF4和3位LUT0，將服務(wù)信號(hào)的S1時(shí)間段填充為2 MHz的振蕩器頻率，并使用2位LUT1將其與主傳輸信號(hào)混合。留下S0時(shí)段而沒有任何改變（圖11d）。其原因?qū)⒃诮邮諜C(jī)設(shè)計(jì)的描述中進(jìn)行解釋。
像以前的發(fā)射機(jī)設(shè)計(jì)一樣，延遲元件DLY0以及3位LUT13元件和下降沿檢測(cè)器EDGE DET0使得可以更改生成的數(shù)據(jù)包之間的持續(xù)時(shí)間。與之前的情況一樣，根據(jù)DLY1、4位LUT2和P DLY創(chuàng)建所需的輸出信號(hào)特定形式（圖3）。由于數(shù)據(jù)包包含10個(gè)時(shí)間段，因此有必要在鏈中添加兩個(gè)觸發(fā)器以正確生成串行代碼。這是在管道延遲上完成的，其中OUT0設(shè)置為= 3。
因此，除數(shù)據(jù)字節(jié)外，在Transmitter_533的設(shè)計(jì)中還發(fā)送了兩個(gè)附加位S1和S0。S1位填充有振蕩器頻率為2 MHz的周期信號(hào)。
與先前的接收器一樣，Receiver_533 （圖12）的設(shè)計(jì)執(zhí)行將串行碼解碼為并行碼的逆功能。另外，它在開始轉(zhuǎn)換串行數(shù)據(jù)的過程之前，會(huì)檢測(cè)到服務(wù)信號(hào)（由發(fā)送器生成）并重置所有觸發(fā)器。
12.“ Receiver_533”設(shè)計(jì)實(shí)現(xiàn)了串行到并行轉(zhuǎn)換器。
此功能通過DLY5延遲元件執(zhí)行，其中PIN＃5用作時(shí)鐘信號(hào)源。RC元素之前的Clock信號(hào)。檢測(cè)器P DLY的兩個(gè)邊沿對(duì)周期信號(hào)的響應(yīng)（以2 MHz的頻率填充附加的S1位）類似于濾波器響應(yīng)，這意味著可以為DLY5生成發(fā)射信號(hào)（圖13， P_DLY信號(hào)）。
DLY5是上升沿上的延遲元件，這就是為什么人們可以輕易地看到DLY5僅在附加的S1位到達(dá)時(shí)才起作用的原因（圖13，DLY5信號(hào)）。反過來，在開始并行到串行轉(zhuǎn)換之前，DLY5延遲元件將始終為CNT6計(jì)數(shù)器生成一個(gè)復(fù)位信號(hào)。這樣，CNT6計(jì)數(shù)器和兩個(gè)鎖存器（LATCH1和LATCH2）將生成必要的信號(hào)以重置解碼鏈中的觸發(fā)器（圖13，res_DFF信號(hào)）。另外，在并行數(shù)據(jù)輸出期間，用于在輸出中鎖存數(shù)據(jù)的信號(hào)鎖存3位LUT5、3位LUT6和3位LUT12÷3位LUT16 （圖13，LATCH1信號(hào)）。
13.這些是“ Receiver_533”接收的示例。通道1（黃色）是中斷，通道2（淺藍(lán)色）是RC電路之前的外部信號(hào)，通道4（藍(lán)色）是RC電路之后的外部信號(hào)。信號(hào)D8-D13（綠色）分別是P_DLY，CLK，DLY5，CNT6，res_DFF和LATCH1。圖像顯示輸入信號(hào)為00000000（a），輸入信號(hào)為10010011（b），輸入信號(hào)為10010011（c）以及服務(wù)信號(hào)的前兩個(gè)周期的縮放視圖（d）。
信號(hào)以其2 MHz的頻率填充了附加的S1位，滿足不通過RC元素的要求。但是，由于它在5 μs內(nèi)多次重復(fù)，因此選擇了一位的持續(xù)時(shí)間，因此它設(shè)法將電容器充電到可以識(shí)別為邏輯電平的電壓電平。隨后，為使電容器放電至保證的邏輯零電平且不影響數(shù)據(jù)信號(hào)的位7，我們使用了第二個(gè)額外的S0位。
此外，為了提高系統(tǒng)的可靠性，用于觸發(fā)鏈和計(jì)數(shù)器CNT6的時(shí)鐘信號(hào)由上升沿檢測(cè)器EDGE DET0形成，該信號(hào)在P DLY元素之后獲取。繼而，這將防止在服務(wù)S1位的解碼期間產(chǎn)生寄生時(shí)鐘信號(hào)CLK （圖13，“ CLK”信號(hào)）。
其余元素執(zhí)行與先前設(shè)計(jì)相同的功能。
電路分析
如前所述，為了演示所提出的數(shù)據(jù)傳輸原理的效率，我們創(chuàng)建了一對(duì)收發(fā)器設(shè)備。
如上所述，Transmitter_170 – Receiver_170對(duì)（圖14）具有由使用的78L33線路穩(wěn)定器確定的公共電源，其電源電壓為3.3V。在發(fā)射機(jī)電路中使用了八個(gè)按鈕S0÷S7來生成所需的傳輸信號(hào)。 。因此，接收器電路中的八個(gè)LED0÷LED7 LED用于可視化接收和解碼的信號(hào)。
14.這是典型的“ Transmitter_170 – Receiver_170”電路。
Transmitter_533-Receiver_533對(duì)（圖15）中的發(fā)送器和接收器具有獨(dú)立的電源節(jié)點(diǎn)，并且如上所述，它們代表一個(gè)獨(dú)立的數(shù)據(jù)接收-發(fā)送系統(tǒng)。像前面的電路一樣，按鈕S0÷S7可用于設(shè)置所需的傳輸信號(hào)。接收電路中的LED0÷LED7 LED可以監(jiān)控結(jié)果。
在不考慮LED消耗的電流的情況下，我們已經(jīng)測(cè)量了在介紹的收發(fā)器對(duì)（Receiver_170的IC1電路和Receiver_533的IC2電路）工作期間芯片消耗的電流，以及它們的R1C1元件。事實(shí)證明，測(cè)得的電流值還取決于在串行信號(hào)字節(jié)中傳輸?shù)倪壿嬰娏鞯臄?shù)量（這是由于RC元件電容器的充電電流所致）。為了比較，將測(cè)量結(jié)果匯總在圖16中。
16.基于數(shù)據(jù)值的電流消耗。
測(cè)得的電流值表明Receiver_533電路芯片消耗的電流略高于Receiver_170電路的電流。這是因?yàn)橛捎谑褂昧烁郊拥妮o助服務(wù)位S1和S0，Receiver_533電路中的傳輸信號(hào)要長兩位。因此，可以總結(jié)出，帶有RC元件的芯片所消耗的電流遠(yuǎn)小于帶有OSC 2 MHz振蕩器的芯片所消耗的電流。
圖17和圖18展示了基于上述工作原理的工作數(shù)據(jù)收發(fā)系統(tǒng)。
17.這是完整的“ Transmitter_170 – Receiver_170”系統(tǒng)（來自按鈕的輸入信號(hào)為00000101）。
18.這是一個(gè)完整的“ Transmitter_533 – Receiver_533”系統(tǒng)（來自按鈕的輸入信號(hào)為01001100）。